台積電A14工藝將SRAM單元面積縮至0.017平方微米以下，時隔8年重啓微縮

BiRun 訊，10 月 26 日，台積電計劃在目標於 2028 年量產的 A14 工藝中，將高密度 6T SRAM（靜態隨機存取存儲器）位單元面積縮小至 0.017 平方微米以下，打破自 2020 年 N5 工藝以來長期停滯在約 0.021 平方微米的侷面。

報道稱，台積電預計將在年末公佈相關研究成果。按目前已披露的數據，A14 工藝的 SRAM 單元面積有望領先英特爾 18A 工藝；後者此前公佈的高密度 SRAM 單元面積為 0.021 平方微米。由於三星尚未公開最新工藝的具體 SRAM 單元尺寸，暫時難以進行直接比較。

SRAM 是 CPU、GPU 及 AI 加速芯片內部用於高速緩存的關鍵存儲組件。單元面積縮小後，衕等芯片面積可容納更多緩存，有助於緩解 AI 芯片的數據訪問瓶頸，並改善性能與能效。

台積電表示，A14 工藝相較 N2 工藝的目標是性能提昇 10% 至 15%、功耗降低 25% 至 30%、芯片密度提高約 20%。該工藝目前正朝 2028 年量產目標推進，但最終良率、成本及客戶採用情況仍有待確認。